Progettazione VLSI di un coprocessore matematico per sistemi embedded
Autore
Giorgio Filippi - Università degli Studi di Pisa - [2003-04]
Documenti
Abstract
La tesi ha avuto come obiettivo la realizzazione, mediante linguaggio VHDL, di un coprocessore matematico che lavorasse sui numeri in formato floating point (FPU). La FPU è stata realizzata per essere interfacciata al LEON, un processore SPARC realizzato in VHDL dall’Agenzia Spaziale Europea che è disponibile in open source e può essere utilizzato per realizzare il core all’interno di sistemi embedded.
Si è studiato il LEON concentrando l’attenzione sull’interfaccia predisposta per fargli lavorare in parallelo un coprocessore, i modi utilizzati per rappresentare i numeri nei sistemi di elaborazione dell’informazione e lo standard IEEE per la rappresentazione dei numeri in virgola mobile. È stata quindi studiata l’aritmetica in virgola mobile, in particolare gli algoritmi per le operazioni base e lo standard IEEE. Dopo aver fatto lo studio delle poche FPU presenti in letteratura sono state scelte le specifiche e l’architettura della FPU.
La FPU è stata realizzata in VHDL e :
• Lavora in Singola Precisione (32-bit).
• Realizza le operazioni di :
Addizione, Sottrazione, Moltiplicazione, Divisione,
Radice quadrata, Valore assoluto e Negazione.
• È conforme allo standard IEEE-754 e ne contempla sia i 4 tipi di arrotondamento, sia le eccezioni previste.
La FPU ha integralmente superato la verifica del UCBTEST sviluppato a Berkeley presso la University of California. È stata realizzata l’interfaccia per connetterla al LEON ed infine la FPU e l’Interfaccia sono state sintetizzate in tecnologia CMOS 0,18 µm standard cell.
Si è studiato il LEON concentrando l’attenzione sull’interfaccia predisposta per fargli lavorare in parallelo un coprocessore, i modi utilizzati per rappresentare i numeri nei sistemi di elaborazione dell’informazione e lo standard IEEE per la rappresentazione dei numeri in virgola mobile. È stata quindi studiata l’aritmetica in virgola mobile, in particolare gli algoritmi per le operazioni base e lo standard IEEE. Dopo aver fatto lo studio delle poche FPU presenti in letteratura sono state scelte le specifiche e l’architettura della FPU.
La FPU è stata realizzata in VHDL e :
• Lavora in Singola Precisione (32-bit).
• Realizza le operazioni di :
Addizione, Sottrazione, Moltiplicazione, Divisione,
Radice quadrata, Valore assoluto e Negazione.
• È conforme allo standard IEEE-754 e ne contempla sia i 4 tipi di arrotondamento, sia le eccezioni previste.
La FPU ha integralmente superato la verifica del UCBTEST sviluppato a Berkeley presso la University of California. È stata realizzata l’interfaccia per connetterla al LEON ed infine la FPU e l’Interfaccia sono state sintetizzate in tecnologia CMOS 0,18 µm standard cell.
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