Progettazione di un moltiplicatore binario veloce a basso consumo di potenza
Autore
Francesco Gallo - Università degli Studi di Roma La Sapienza - [2001-02]
Documenti
Abstract
In questo lavoro mi sono occupato del progetto di un moltiplicatore binario che implementa l'algoritmo di Booth di ordine 4.
A fronte di una analisi dello stesso algoritmo per i diversi ordini, sono arrivato alla conclusione che il quarto offriva un risparmio di potenza maggiore.
Questo moltiplicatore è destinato ad un processore VLIW per applicazioni mobili.
A fronte di una analisi dello stesso algoritmo per i diversi ordini, sono arrivato alla conclusione che il quarto offriva un risparmio di potenza maggiore.
Questo moltiplicatore è destinato ad un processore VLIW per applicazioni mobili.
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