Progetto di un sintetizzatore a PLL per frequenze 25, 50, 75 Mhz in tecnologia CMOS 0.8 micron
Autore
Riccardo Calabrò - Università degli studi di Genova - [1998-99]
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  • Tesi completa: 172 pagine
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    Abstract

    This thesis presents the study and design of a PLL Synthesizer which produces frequencies of 25, 50, 75MHz from a 25MHz reference frequency signal.
    The PLL Synthesizer has been designed for the implementation on a monolithic integrated circuit using CMOS tecnology (double metal, double poly) with minimal channel length of 0.8 m.
    The design activity has been structured according to the following points:
    1. Circuit design from the input specifications, with a special view to the input signals of a priori duty cycle unknouwn (duty cycle different from 50%).
    2. Analysis of the transfer function qout / qin of the designed circuit in 'locked' condition, circuit parameters extrapolation, and stability verification.
    3. Circuit simulation of the Synthesizer using H-SPICE and verification of design specifications correcteness, especially in presence of tecnological parameter drift.
    4. Physical design, and functional validation.
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