Progettazione di microprocessori asincroni per l'elaborazione numerica dei segnali
Autore
Raul Ricci - Università degli Studi di Roma La Sapienza - [2001-02]
Documenti
Abstract
Lo studio di tesi affronta le problematiche legate alla progettazione di un’architettura a processore completamente asincrona e propone, implementa e verifica la bontà delle soluzioni adottate in termini di:
- Definizione di un Instruction Set Architecture proprietario applicabile al progetto e scelta dell’approccio Data-Flow con relativa definizione della sintassi e della semantica del linguaggio proprietario.
- Organizzazione dell’architettura del struttura del processore : unità programmabili completamente asincrone ed indipendenti
- Definizione della rete di programmazione delle unità.
- Definizione della rete di controllo delle risorse strutturali comuni.
- Definizione della rete di comunicazione delle unità.
Per validare le scelte adottate si è scelto come target l’architettura del DSP56300 Motorola con il proprio set-istruzioni e si è descritto a livello RTL (VHDL) la parte più significativa dell’architettura e delle unità in particolare:
- Studio e validazione del processo di traduzione sintattica e semantica del linguaggio Assembler DSP 56300 e il micro set-istruzione proprietario con approccio Data-Flow.
- Risoluzione dei data hazard (RAW/WAR) e implementazioni delle tecniche di anticipi del dato.
- Implementazione degli stadi di pipe line a grana fine nelle unità di calcolo.
- Implementazione a livello di porte logiche dei particolari meccanismi di funzionamento della rete di programmazione delle unità del controllo e della rete di comunicazione delle unità.
Concludendo, la simulazione circuitale ha validato la soluzione proposta e ha dimostrato che l’approccio a pipe-line può essere implementato anche in una architettura completamente asincrona.
Ovvero, si può risolvere il problema della mancanza di una sincronizzazione globale, ossia dell’informazione deterministica dello stato della macchina, gestendo in modo proprietario la coerenza semantica della frammentazione dell’esecuzione nei diversi stadi d’elaborazione delle istruzioni, anche se non sono prevedibili i momenti in cui si è certi della validità dei dati, mediante delle specifiche tecniche di organizzazione del controllo distribuito.
- Definizione di un Instruction Set Architecture proprietario applicabile al progetto e scelta dell’approccio Data-Flow con relativa definizione della sintassi e della semantica del linguaggio proprietario.
- Organizzazione dell’architettura del struttura del processore : unità programmabili completamente asincrone ed indipendenti
- Definizione della rete di programmazione delle unità.
- Definizione della rete di controllo delle risorse strutturali comuni.
- Definizione della rete di comunicazione delle unità.
Per validare le scelte adottate si è scelto come target l’architettura del DSP56300 Motorola con il proprio set-istruzioni e si è descritto a livello RTL (VHDL) la parte più significativa dell’architettura e delle unità in particolare:
- Studio e validazione del processo di traduzione sintattica e semantica del linguaggio Assembler DSP 56300 e il micro set-istruzione proprietario con approccio Data-Flow.
- Risoluzione dei data hazard (RAW/WAR) e implementazioni delle tecniche di anticipi del dato.
- Implementazione degli stadi di pipe line a grana fine nelle unità di calcolo.
- Implementazione a livello di porte logiche dei particolari meccanismi di funzionamento della rete di programmazione delle unità del controllo e della rete di comunicazione delle unità.
Concludendo, la simulazione circuitale ha validato la soluzione proposta e ha dimostrato che l’approccio a pipe-line può essere implementato anche in una architettura completamente asincrona.
Ovvero, si può risolvere il problema della mancanza di una sincronizzazione globale, ossia dell’informazione deterministica dello stato della macchina, gestendo in modo proprietario la coerenza semantica della frammentazione dell’esecuzione nei diversi stadi d’elaborazione delle istruzioni, anche se non sono prevedibili i momenti in cui si è certi della validità dei dati, mediante delle specifiche tecniche di organizzazione del controllo distribuito.
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